دوره آموزش Verilog

زبان برنامه نویسی توصیف سخت افزار Verilog (Verilog HDL) زبانی است که رفتار مدارهای الکترونیکی، معمولاً مدارهای دیجیتال را توصیف می‌کند. Verilog HDL با استانداردهای IEEE تعریف‌شده است. سه نوع رایج از این نوع زبان وجود دارد: Verilog 1995، Verilog 2001 و SystemVerilog اخیر که در سال 2005 توسعه داده شد. دوره آموزش Verilog به آموزش این زبان توصیف سخت افزار می‌پردازد و این دوره به‌صورت رایگان در دسترس کاربران قرار داده ‌شده است.

 شما می‌توانید از Verilog HDL برای طراحی سخت افزار و برای ایجاد موجودیت‌های آزمایشی برای تأیید رفتار یک قطعه سخت افزار استفاده کنید. Verilog HDL به‌عنوان فرمت ورودی توسط ابزارهای مختلف EDA، ازجمله ابزارهای سنتز مانند Quartus® Prime Integrated Synthesis، ابزارهای شبیه‌سازی و ابزارهای تأیید رسمی استفاده می‌شود. بعد از اینکه به معرفی دوره آموزش Verilog پرداختیم، در کنار آن کمی در مورد Verilog، تاریخچه و ابعاد مختلف آن توضیحاتی ارائه دهیم.

دوره آموزش Verilog

دوره آموزش Verilog به‌صورت رایگان و به‌منظور آموزش زبان محبوب Verilog آمده شده است. این دوره در ٤ جلسه که حاوی ٤ ساعت محتوای آموزشی بوده در اختیار کاربران قرار داده‌شده است و استفاده از آن کاملاً رایگان خواهد بود.

لازم به ذكر است که این دوره آموزش Verilog توسط اساتید دانشگاه صنعتی شریف آماده‌شده است و هم‌اکنون در پلتفرم مکتب خونه به‌صورت رایگان برای دانلود قرار دارد.

اهمیت دوره آموزش Verilog چیست؟

Verilog توسط 99٪ از صنایع ترجیح داده می‌شود و بازار کار نسبتاً خوبی دارد. اگر در Verilog HDL کار می‌کنید، ارتقاء مجموعه مهارت‌های خود با دوره آموزش Verilog بسیار به شما در این زمینه کمک می‌کند.

برای مدل‌سازی یک مدار دیجیتال، Verilog باید کدها را پس از درک کامل مشخصات طراحی و قبل از تولید فهرست شبکه قبل از سنتز بنویسد. اگر به برنامه نویسی سطح RTL و معماری کامپیوتر علاقه‌مند هستید، Verilog زبان مناسبی برای ادامه دادن است.

ساختار دوره آموزش Verilog چگونه است؟

این دوره آموزش در چهار جلسه ارائه شده که سرفصل‌های آن حاوی موارد زیر است:

• جلسه اول – تعاریف اولیه زبان verilog
• جلسه دوم – عوامل منطقی زبان verilog
• جلسه سوم – طراحی ماژول
• جلسه چهارم – مدل کردن فلیپ فلاپ ها

مفاهیم دوره آموزش وریلاگ

با استفاده از این چهار فصل آموزش Verilog شما با مفاهیم زیر آشنا خواهید شد:

• نحو و عناصر طراحی
• سبک‌های مختلف مدل‌سازی
• مدل‌سازی سطح دروازه
• مدل‌سازی جریان داده
• مدل‌سازی رفتاری
• اپراتورها
• کدگذاری مدارهای دیجیتال Verilog (با تست میز)
• درگاه‌های منطقی
• مولتی پلکسرها
• دی مولتی پلکسرها
• رمزگذار
• رمزگذار اولویت‌بندی
• رمزگشاها
• مقایسه کننده‌ها
• فلیپ فلاپ
• شمارنده‌ها
•  شیفت-رجیستر
•  جمع کننده‌ها
•     تفریق کننده‌ها
• و سایر موارد

اگر به فکر ارتقای مهارت‌های خود در طرحی و کد نویسی مدارهای سیستم دیجیتال هستید و دوست دارید هم‌زمان با کد نویسی طرح‌های خود را شبیه‌سازی کنید، دوره آموزش Verilog انتخاب و نقطه شروع بسیار خوبی برای شما خواهد بود.

این دوره کامل کننده دوره‌های آموزش طراحی سیستم و مدارات دیجیتال است که می‌تواند برای تعریف سطح رفتاری یک سیستم در پروژه‌های مختلف بسیار مفید واقع شود. لازم به ذکر است دوره نام‌برده یک دوره کامل و جامع نیست و برای آموزش صفرتا صد این زبان لازم است در کنار این دوره‌های دیگری نیز گذارندِ شود.

پیش‌نیازهای دوره آموزش وریلوگ

برای اینکه دوره آموزش Verilog برای شما مفید واقع شود به یک سری پیش‌نیازهای اساسی نیاز است که این پیش‌نیازها عبارت‌اند از:

• درک مناسب از درس دار منطقی
• درک مناسب از درس معماری کامپیوتر
• آشنایی حداقلی با زبان C

دانلود و نصب نرم افزار وریلوگ (آموزش نصب نرم افزار و آموزش نرم افزار و کار با آن در سطح وب بسیار زیاد است.)

Verilog چیست؟

زبان وریلاگ یک HDL (زبان توصیف سخت افزار) و آخرین نسخه پایدار آن Verilog IEEE 1364-2005 است. HDL Verilog زبانی حساس به حروف بزرگ و کوچک است و فقط از حروف کوچک استفاده می‌کند. این زبان از قابلیت شبیه‌سازی پشتیبانی می‌کند؛ به‌عبارت‌دیگر، می‌توان یک مدل از یک تابع ایجاد کرده و آن را قبل از ساخت سیستم واقعی شبیه‌سازی کرد. زبان پایه Verilog زبان C است؛ بنابراین برنامه‌نویسانی که با C آشنایی دارند می‌توانند Verilog را به‌سرعت یاد بگیرد.

می‌توان گفت که Verilog HDL یک زبان توصیف سخت افزاری برای مدل‌سازی سیستم‌های دیجیتال در سطوح مختلف طراحی انتزاعی از سطح الگوریتم، سطح دروازه تا سطح سوئیچ استفاده می‌شود. با این زبان محبوب می‌توان سیستم‌های دیجیتال را به‌صورت سلسله مراتبی توصیف کرد و مدل‌سازی زمان‌بندی را می‌توان به‌صراحت در همان لحظه توصیف انجام داد، این یعنی مدل‌های نوشته‌شده به این زبان را می‌توان با استفاده از شبیه‌سازهای Verilog تأیید کرد. این زبان عملگرها و ساختارهای مختلفی را همان‌طور که گفته شد، از زبان برنامه‌نویسی C به ارث می‌برد.

تاریخچه توسعه Verilog

Verilog توسط مهندسان Gateway Design Automation در اواخر سال 1983 توسعه داده شد. فیل موربی (Phil Moorby) از مؤسسان این شرکت کار طراحی اصلی Verilog را تکمیل کرد. در سال 1990، Gateway Design Automation توسط Cadence خریداری شد.

در اوایل دهه 1990، سازمان Open Verilog International اکنون (Accellera) تأسیس شد و Verilog برای مالکیت عمومی به حراج گذاشته شد. در سال 1992، این سازمان به دنبال گنجاندن Verilog در استانداردهای موسسه مهندسین برق و الکترونیک بود. در نهایت، Verilog استاندارد 1364-1995 موسسه مهندسین برق و الکترونیک شد که معمولاً به‌عنوان Verilog-95 شناخته می‌شود.

طراحان بهبودهایی در استفاده از این نسخه Verilog پیدا کردند. به‌منظور رفع مشکلات منعکس‌شده توسط کاربران در روند استفاده از این نسخه از Verilog، مهندسین درصدد توسعه و ارتقای آن برآمدند. این نسخه توسعه یافته بعداً به استاندارد مؤسسه مهندسین برق و الکترونیک 1364-2001 تبدیل شد که معمولاً به‌عنوان Verilog-2001 شناخته می‌شود. Verilog-2001 نسخه اصلی بهبودیافته Verilog-95 است. در حال حاضر Verilog-2001 اصلی‌ترین نسخه Verilog بوده و توسط اکثر بسته‌های نرم‌افزاری تجاری اتوماسیون طراحی الکترونیکی پشتیبانی می‌شود.

در سال 2005، Verilog دوباره استاندارد 1364-2005 موسسه مهندسین برق و الکترونیک را به روز کرد. این نسخه تنها یک اصلاح جزئی نسبت به نسخه قبلی است. این نسخه همچنین شامل یک بخش جدید نسبتاً مستقل به نام Verilog-AMS است. این افزونه به Verilog سنتی اجازه می‌دهد تا سیستم‌های آنالوگ و سیگنال مختلط را مدل‌سازی کند. چیزی که به‌راحتی با استاندارد 2005-1364 موسسه مهندسین برق و الکترونیک اشتباه گرفته می‌شود SystemVerilog (استاندارد موسسه مهندسین برق و الکترونیک 1800-2005) است که ابر مجموعه‌ای از Verilog-2005 به حساب می آید. وریلاگ هم اکنون یک زبان توصیف سخت افزار و یک زبان تأیید سخت افزار است.

در سال 2009، IEEE 1364-2005 و IEEE 1800-2005 در IEEE 1800-2009 ادغام شدند و تبدیل به یک زبان توصیف سخت افزار و تأیید سخت افزار SystemVerilog جدید و یکپارچه شدند. این دوره آموزش Verilog بر اساس استاندارد Verilog-2005 است.

تفاوت Verilog و SystemVerilog

ممکن است که بسیاری از افراد تفاوت Verilog و SystemVerilog برایشان یک سؤال رایج باشد که در این قسمت از توضیحات به این موضوع پرداخته‌شده است:

Verilog

Verilog یک زبان توصیف سخت افزار (HDL) به حساب می آید. این یک زبان کامپیوتری است که برای توصیف ساختار و رفتار مدارهای الکترونیکی استفاده می‌شود. در سال 1983 زبان Verilog به‌عنوان یک زبان اختصاصی برای مدل‌سازی سخت‌افزار در Gateway Design Automation Inc شروع شد و بعداً در سال 1995 به استاندارد IEEE 1364 تبدیل شد و شروع به استفاده گسترده‌تر کرد. Verilog بر اساس تست‌های سطح ماژول است.

SystemVerilog

SystemVerilog ترکیبی از زبان توصیف سخت‌افزار (HDL) و زبان تأیید سخت‌افزار (HVL) است که به‌عنوان HDVL نامیده می‌شود. به این معنی که ساختار و رفتار مدارهای الکترونیکی را توصیف می‌کند و همچنین مدارهای الکترونیکی نوشته‌شده در زبان توصیف سخت افزار را تأیید می‌کند. SystemVerilog به‌عنوان یک ابر مجموعه Verilog با پسوندهای زیادی به زبان Verilog در سال 2005 عمل می‌کند و به استاندارد IEEE 1800 تبدیل شد و دوباره در سال 2012 به‌عنوان استاندارد IEEE 1800-2012 به روز شد. SystemVerilog بر پایه آزمون سطح کلاس است که ماهیت پویاتری دارد.

تفاوت Verilog و SystemVerilog

• Verilog یک زبان توصیف سخت افزار (HDL) است. SystemVerilog ترکیبی از زبان توصیف سخت افزار (HDL) و زبان تأیید سخت افزار (HVL) است.
• زبان Verilog برای ساختار و مدل‌سازی سیستم‌های الکترونیکی استفاده می‌شود. از زبان SystemVerilog برای مدل‌سازی، طراحی، شبیه‌سازی، تست و پیاده‌سازی سیستم الکترونیکی استفاده می‌شود.
• Verilog از پارادایم ساخت‌یافته پشتیبانی می‌کند. SystemVerilog از پارادایم ساخت‌یافته و شی گرا پشتیبانی می‌کند.
• Verilog بر اساس تست‌های سطح ماژول است. SystemVerilog بر پایه تست‌های سطح کلاس است.
• به‌عنوان IEEE 1364 استاندارد شده است. به‌عنوان IEEE 1800-2012 استاندارد شده است.
• Verilog تحت تأثیر زبان C و زبان برنامه‌نویسی فرترن است. SystemVerilog بر پایه زبان برنامه‌نویسی Verilog، VHDL و c++ است.
•  Verilog دارای پسوند فایل.v یا.vh است در حالی که SystemVerilog دارای پسوند فایل.sv یا.svh است.
•  Verilog از نوع داده Wire و Reg پشتیبانی می‌کند. SystemVerilog از انواع داده‌ها مانند enum، union، struct، string، class پشتیبانی می‌کند.
• Verilog بر اساس سلسله مراتب ماژول ها است. SystemVerilog بر اساس کلاس‌ها است.
• Verilog در سال 1983 به‌عنوان زبان اختصاصی برای مدل‌سازی سخت افزار شروع به کار کرد. SystemVerilog در ابتدا به‌عنوان افزونه‌ای برای Verilog در سال 2005 در نظر گرفته شد.

هدف از دوره آموزش Verilog آموزش ابعاد مختلف Verilog است و نباید انتظار داشت که مفاهیم SystemVerilog در این دوره آموزش داده شود.

آیا Verilog برای FPGA استفاده می‌شود؟

Verilog یکی از زبان‌های توصیف سخت افزار (HDL) است که می‌تواند برای توصیف مدارهای دیجیتال در سطح گیت و حتی شبیه‌سازی استفاده شود. ما طرح خود را برای FPGA با استفاده از Verilog می‌نویسیم. اگر پیش زمینه برنامه نویسی داشته باشید، یادگیری Verilog چندان سخت نیست.

آیا Verilog در هوش مصنوعی و یادگیری ماشین کاربرد دارد؟

امروزه طراحی پردازنده‌های گرافیکی با استفاده از سیستم‌های هوش مصنوعی و یادگیری ماشین کاربرد زبان وریلوگ را در این صنعت فراهم کرده است. پردازنده‌های گرافیکی این به طور قابل توجهی قدرت محاسباتی بیشتری را ارائه می‌کرد و می‌توان با آن نسبت به CPU اتصال سریع‌تری به حافظه داشت. مراکز داده به‌سرعت آن‌ها را در محصولات خود گنجاندند و فروشندگان GPU نرم‌افزاری را برای کمک به استفاده مؤثر از سخت افزار خود توسعه دادند و در این زمینه از تلفیق Verilog، FPGA و هوش مصنوعی بسیار استفاده می‌شود.

VHDL چیست؟

یکی دیگر از سؤالات رایجی که دوستداران ورود به حوزه برنامه نویسی الکترونیک، سخت افزار و معماری کامپیوتر ممکن است با آن روبه‌رو شوند، این است که VHDL چیست و چه تفاوتی با Verilog دارد. در این بخش به بررسی تفاوت‌های آن‌ها پرداخته‌شده است.

VHDL یک HDL است که به توصیف مدارها در سیستم‌های دیجیتال کمک می‌کند. یک ماژول سخت افزاری در VHDL یک موجودیت نامیده می‌شود. موجودیت در این زبان با کلمه “entity” شروع می‌شود و با کلمه کلیدی “end” به پایان می‌رسد.

سه نوع اصلی مدل‌سازی در VHDL وجود که شرح زیر است:

• مدل‌سازی جریان داده: سیگنال‌های موازی جریان داده‌ها را از طریق یک موجودیت نشان می‌دهند
• مدل‌سازی رفتاری: رفتار یک موجودیت را به‌عنوان مجموعه‌ای از عبارات نشان می‌دهد که یکی پس از دیگری با ترتیب مشخص اجرا می‌شوند.
• مدل‌سازی ساختاریافته: یک موجودیت را به‌عنوان مجموعه‌ای از اجزای به‌هم‌پیوسته نشان می‌دهد.

تفاوت Verilog و VHDL

Verilog یک HDL است که مدل‌سازی سیستم‌های الکترونیکی امکان پذیر کرده می‌کند در حالی که VHDL یک HDL است که در اتوماسیون طراحی الکترونیکی برای توصیف سیستم‌های سیگنال دیجیتال و مدارهای مجتمع استفاده می‌شود.

• زبان پایه: تفاوت اصلی Verilog و VHDL در این است که Verilog بر اساس زبان C است در حالی که VHDL بر اساس زبان‌های Ada و Pascal است.
• حساس به حروف کوچک و بزرگ: علاوه بر این، یک تفاوت دیگر بین Verilog و VHDL این است که Verilog به حروف بزرگ و کوچک حساس است در حالی که VHDL به حروف بزرگ و کوچک حساس نیست.
• دوره زمانی معرفی شد: Verilog یک زبان جدیدتر از VHDL است زیرا Verilog در سال 1984 معرفی شد در حالی که VHDL در سال 1980 معرفی شد.
• پیچیدگی: پیچیدگی یکی دیگر از تفاوت‌های Verilog و VHDL است. VHDL نسبت به Verilog پیچیده‌تر است.

به‌صورت کلی می‌توان گفت که Verilog و VHDL دو زبان توصیف سخت افزار (HDL) هستند که به توصیف سیستم‌های الکترونیکی دیجیتال کمک می‌کنند. تفاوت اصلی Verilog و VHDL در این است که Verilog بر اساس زبان C بوده در حالی که VHDL بر اساس زبان‌های Ada و Pascal است.